Fait par : - EL GHAZOUANI Houssine - AHMED MOUNIR Hamza

ECOLE MOHAMMADIA DES INGENIEURS DEPARTEMENT GENIE ELECTRIQUE

TP
EN VHDL

INTRODUCTION :

En analysant l’évolution de la production industrielle d’ASICS (Application Specific Integrated Circuit) ou de FPGA ( Field Programmable Gate Array), on constate que ceux-ci, bénéficiant des progrès technologiques, sont de plus en plus complexes. On sait intégrer à l’heure actuelle sur silicium des millions de portes pouvant fonctionner à des fréquences supérieures à 600 MHz . On parle beaucoup de SOC (System On a Chip) . En effet, plus de 80% des ASICS futurs comporteront un ou plusieurs microprocesseurs.

Par ailleurs, si on considère qu’un ingénieur confirmé valide 100 portes par jour, il lui faudrait 500 ans pour un projet de 12 millions de portes et ceci pour un coût de 75 millions de dollars . Ceci parait totalement absurde et si c’est pourtant réalisable cela est uniquement dû à l’évolution des méthodes de CAO ( flot de conception en spirale, équipes travaillent en parallèle) intégrant en particulier la réutilisation efficace d’un savoir antérieur. Le concepteur va travailler avec des IP ( Intellectual Property) s’il est intégrateur de système , mais il peut être lui-même développeur d’IP et la méthode qui devra le guider est appelée Design Reuse. Ces expressions désignent des composants génériques incluant des méthodes d’interfaçages rigoureuses et suffisamment normalisées pour pouvoir être rapidement inclus dans un design quelconque. Parmis les langages de description choisis pour un flot de