VHDL pour la Synthèse

Plan
Déclaration des bibliothèques
Déclaration des entrées/sorties
Classe d’objets et règles de déclaration
Règles d’écriture en VHDL
Types d’objets
Les opérateurs utilisés en synthèse
Les processus en VHDL
Les instructions en mode concurrent
Les instructions en mode séquentiel
Simulation fonctionnelle
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Déclaration des bibliothèques
Toute description VHDL utilisée pour la synthèse a besoin de bibliothèques. L’IEEE (Institut of Electrical and Electronics
Engineers) les a normalisées et plus particulièrement la bibliothèque
IEEE1164. Elles contiennent les définitions des types de signaux électroniques, des fonctions et sous programmes permettant de réaliser des opérations arithmétiques et logiques,...

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Déclaration des bibliothèques
Le TYPE:
Le TYPE utilisé pour les signaux d’entrées/sorties est :
- le std_logic pour un signal.
- le std_logic_vector pour un bus composé de plusieurs signaux. exemple :

DATA : out std_logic_vector (7 downto 0) ;

Ces types ne sont pas prédéfinis: pour les utiliser, il faut déclarer le package std_logic_1164, qui fait partie de la library IEEE: library ieee; use ieee.std_logic_1164.all; définit les types, les fonctions de conversion, les opérateurs logiques et les fonctions de détection de fronts.

use: directive qui permet de sélectionner les bibliothèques à utiliser.

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Déclaration des bibliothèques
Pour réaliser les opérations arithmétiques on peut utiliser les paquetages dans la bibliothèque IEEE :
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
Use ieee.std_logic_signed.all;
Use ieee.numeric_std.all;

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Déclaration des entrées/sorties (I/O)
Un signal de type std_logic possède une valeur parmi neuf possibles: '0' niveau 0, forçage fort;
'1' niveau 1, forçage fort;
'L' niveau 0, forçage faible;
'H' niveau 1, forçage faible;
'Z' haute impédance;
'X' niveau inconnu, forçage fort;
'W' niveau inconnu, forçage faible;
'-'