Travaux Pratiques Architecture Des Ordinateurs
Module I621
Travaux Pratiques
Architecture des Ordinateurs
Sylvain MONTAGNY sylvain.montagny@univ-savoie.fr Bâtiment chablais, bureau 13
04 79 75 86 86
TP1 : Simulation des mémoires caches et du pipeline d’un processeur
TP 2 : Application sur cible à microprocesseurs (1)
TP 3 : Application sur cible à microprocesseurs (2)
Retrouver tous les documents nécessaires au TP sur le site www.master-electronique.com Université de Savoie
Module I621
Architecture des Ordinateurs
TP1
Simulation de mémoire cache et pipeline
Objectifs : Comprendre le déroulement d’un logiciel dans une architecture à microprocesseur.
Un compte rendu sera remis avec pour consignes :
Format PDF en un seul fichier.
Le nom du fichier sera : I621-TPx-Nombinome1-Nombinome2.pdf
Envoyé à sylvain.montagny@univ-savoie.fr
Votre compte rendu sera bien reçu seulement si vous avez un message de confirmation de notre part. Les parties recopiées entres binômes ne seront pas corrigées.
1. Présentation
1.1. Objectifs
Nous allons travailler sur une architecture MIPS 32 bits (Microprocessor without Interlocked
Pipeline Stages). L'architecture MIPS est une architecture de processeur de type RISC
(Reduced Instruction Set Computer). Son architecture est une référence. Les processeurs fabriqués selon cette architecture sont surtout utilisés dans les systèmes embarqués.
L’objectif n’est pas d’étudier cette architecture en particulier, ni d’étudier le jeu d’instruction de ce processeur. Néanmoins nous allons examiner le déroulement d’un logiciel à l’aide d’un simulateur d’architecture MIPS32. Ceci nous permettra de mieux comprendre l’organisation et l’exécution du code pour le microprocesseur.
Vous pouvez parcourir le site web www.mips.com, pour visualiser quelques applications des microprocesseurs MIPS.
1.2. Présentation du simulateur MARS
“MARS is a software simulator for the MIPS assembly language intended for educational use.
We will explore the capabilities of MARS release 3.2.1.