Série d exercices N 1 4tech Logique combinatoire Correction2014 2015
1923 mots
8 pages
Laboratoire génie électrique 4StechCorrection de la série N°1
Logique combinatoire
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Exercice N°1 :
R2
10k
aA1
1°) S = a b ; R = a.b
SA
U1:A
1
R3
3
2
b a 220
B1
2°) C’est un demi additionneur (Half adder)
74HC386
R1
RB
10k
U2:A
1
Exercice N°2 :
R4
3
2
220
7408
1°/
½ Add
a b ½ Add
rin
S
Rout
Schéma d’un additionneur complet ( Full adder)
2-1°/
Report
+
2-2°/
1
Résultat
1
1
1
1
1
1
0
0
1
1
0
1 1
1
Exercice N°3 :
0
1
+
1
0
1
1
1
1
+
1
1 1
0
+
0
0
+
0
1
A= (1001)2
;
B= ( 0101)2
;
S= (1110)2
Prof : Borchani hichem et Hammami mourad
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Exercice N°4 :
A = 11001(2) et B = 11110(2)
1°)
1
1
1
1
0
1
1
1
0
0
1
0
1
1
1
+
=1
2°)
0V
5V 0V +
+5V
5
V
S1
U1
10
8
3
1
A1
A2
A3
A4
11
7
4
16
S1
S2
S3
S4
9
6
2
15
S2
B1
B2
B3
B4
13
C0
S3
C4
14
7483
S4
U1
10
8
3
1
11
7
4
16
13
A1
A2
A3
A4
S1
S2
S3
S4
9
6
2
15
S5
B1
B2
B3
B4
C0
S6
C4
14
7483
Exercice N°5- Etude d’un additionneur BCD :
Soit X une sortie logique qui occupera le niveau haut seulement quand la somme est supérieure à 1001
1°) Equation de X.
B3 B2 B1 B0
X = S4 + S3.(S2+S1)
C4
S4
S3
S2
S1
S0
10
11
12
0
0
0
1
1
1
0
0
1
1
1
0
0
1
0
13
14
15
16
17
18
0
0
0
1
1
1
1
1
1
0
0
0
1
1
1
0
0
0
0
1
1
0
0
1
1
0
1
0
1
0
S4
Additionneur parallèle de 4 bits
(ex : CI 7483)
S3
S2
S1 S0
A3 A2 A1 A0
Représentation codée BCD
C0 : report fourni par l’additionneur du rang inférieur
Représentation codée BCD
2°) Schéma du montage
Report appliqué à l’additionneur
BCD suivant
X
Additionneur parallèle de 4 bits
(ex : CI 7483)
Σ3 Σ2 Σ1 Σ0
Additionneur de la correction Somme BCD
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Exercice N°6 :
A= (1001)BCD
B= ( 0101)BCD
;
;
S= ( 0001 0100)BCD